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大师课:云端、边缘和终端AI芯片的接口测试挑战

admin2021-11-08293

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5年前,在大基金的东风下,芯片产业如火如荼。芯片设计公司的数目从2015年的736家,一越到了2016年的1362家,险些翻了一倍。其中,AI芯片是那时一颗耀眼的新星。

经由几年的探索和沉淀,AI的生长也许已经悄然进入2.0阶段。人人加倍注重与特定应用场景的连系,好比智能汽车,智能安防等;有部门则从单纯的基于ASIC的方式转向实验通用盘算门路的探索,兼顾通用性并针对一些重点应用做响应的优化。少了吵吵嚷嚷的热闹,多了踏踏实实的落地。



随着应用的深入和落地,云端、边缘和终端侧多点着花。每个节点的芯片侧重点可能略有不同,云端加倍强调性能的极致,通常接纳异构的芯片架构,用GPU或者专用的ASIC芯片与CPU配合,处置庞大的数据训练或者inference的事情,那GPU/ASIC之间以及GPU/ASIC与CPU之间以及GPU/ASIC与存储模块之间都需要极高性能的接口来支持,如PCIe、CCIX、GenZ、DDR等;

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边缘或者终端侧虽然不像云端对性能要求那么高,然则他们需要面临更多庞大的应用场景,如前面提到的智能驾驶、智能医疗、工业智能等,那么他们会在兼顾性能的同时加倍看重能耗比的指数,因此也会有一些新的接口或者总线类型来顺应他们的应用,如MIPI、UFS、LPDDR等。


从云端的总线来看,前面提到有很多种,我们以PCIe来举例。虽然它的效率和性能并不是最高的,但它现在是最成熟的,用的也比较多。现在商用落地的是PCIe 4.0手艺,那到今年年底,有一些领先的服务器厂商就会推出PCIe 5.0的样品。那PCIe 5.0的速率已经到达了32Gbps,而且在这个速率下还要考虑到与前代的兼容,它的channel loss会异常大,在奈奎斯特频率下会到达36dB。在云云高的速率下要保证这么高的设计余量,对设计工程师来说,这是一个异常大的挑战。


举例来说,纵然经由异常庞大的预加重、平衡、信道训练等,那最终到达芯片吸收端,芯片内部的眼高不会跨越15mW,眼宽不会跨越10ps。这是异常异常小的余量。若是设计的余量不够,那总线的丢包率就会比较高,就会导致重传,那芯片的效率就大大降低了。那若何实现更大的设计余量?若何去测试设计的余量,若何将设计和测试做闭环验证都是工程师面临的伟大挑战。

网友评论

7条评论
  • 2020-11-13 00:02:12

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